Verilog中always组合逻辑赋初值

1. verilog语言中，如何给变量赋初值，并能保证赋初值的语句与后面的always是顺序执行的

2. verilog中assign和always@(*)两者描述组合逻辑时的差别

3. Verilog always和assign知识点

4. always实现组合逻辑.常用吗？

5. if语句优先级(always块中的阻塞赋值是按照顺序执行的)