【转载】以太网 - MAC/PHY/MII/RMII/GMII/RGMII基本介绍
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网络设备中肯定离开不MAC和PHY，本篇文章将详细介绍下以太网中一些常见术语与接口。
MAC和PHY结构
从硬件角度来看以太网是由CPU，MAC，PHY三部分组成的，如下图示意：
上图中DMA集成在CPU，CPU,MAC,PHY并不是集成在同一个芯片内，由于PHY包含大量模拟器件，而MAC是典型的数字电路，考虑到芯片面积及模拟/数字混合架构的原因，将MAC集成进CPU而将PHY留在片外，这种结构是最常见的。 下图是网络接口内部结构图，虚框表示CPU，MAC集成在CPU中，PHY芯片通过MII接口与CPU上的MAC连接:
以上是以太网结构大框架，下面分别介绍各个部分。
MAC
MAC(Media Access Control) 即媒体访问控制层协议。MAC由硬件控制器及MAC通信协议构成。该协议位于OSI七层协议中数据链路层的下半部分，主要负责控制与连接物理层的物理介质。MAC硬件框图如下图所示：
在发送数据的时候，MAC协议可以事先判断是否可以发送数据，如果可以发送将给数据加上一些控制信息，最终将数据以及控制信息以规定的格式发送到物理层；在接收数据的时候，MAC协议首先判断输入的信息并是否发生传输错误，如果没有错误，则去掉控制信息发送至LLC(逻辑链路控制)层。该层协议是以太网MAC由IEEE-802. 3以太网标准定义。一般以太网MAC芯片的一端连接PCI总线，另一端连接PHY芯片上通过MII接口连接。
PHY
PHY（Physical Layer）是IEEE802.3中定义的一个标准模块，STA（Station Management Entity，管理实体，一般为MAC或CPU）通过MIIM（MII Manage Interface）对PHY的行为、状态进行管理和控制，而具体管理和控制动作是通过读写PHY内部的寄存器实现的。PHY的基本结构如下图：
PHY在发送数据的时候,收到MAC过来的数据(对PHY来说,没有帧的概念,对它来说,都是数据）然后把并行数据转化为串行流数据,再按照物理层的编码规则把数据编码,再变为模拟信号把数据送出去，收数据时的流程反之。
PHY还有个重要的功能就是实现CSMA/CD的部分功能，它可以检测到网络上是否有数据在传送,如果有数据在传送中就等待,一旦检测到网络空闲,再等待一个随机时间后将送数据出去.如果两个碰巧同时送出了数据,那样必将造成冲突,这时候冲突检测机构可以检测到冲突,然后各等待一个随机的时间重新发送数据。
PHY寄存器的地址空间为5位，从0到31最多可以定义32个寄存器（随着芯片功能不断增加，很多PHY芯片采用分页技术来扩展地址空间以定义更多的寄存器），IEEE802.3定义了地址为0-15这16个寄存器的功能，地址16-31的寄存器留给芯片制造商自由定义，如下表所示：
注：
- 上图B和E表示在特定接口下，寄存器是基本的还是扩展的。例如：MII接口下只有0和1寄存器是基本的，其它的是扩展的。所为扩展是指留给IEEE以后的扩展特性用，不是给PHY厂商的扩展，PHY厂商自定义的只能是16~31号寄存器 。
- 在IEEE标准文档及某些PHY手册中，某寄存器的比特(bit)用X.y表示，如0.15表示第0寄存器的第15位。
MII
MII（Media Independent interface）即介质无关接口，它是IEEE-802.3定义的行业标准，是MAC与PHY之间的接口。MII数据接口包含16个信号和2个管理接口信号，如下图所示：
信号定义如下：
| 信号名称 | 描述 | 方向 |
|---|---|---|
| TX_CLK | 发送时钟 | PHY → MAC |
| TX_ER | 发送数据错误 | MAC → PHY |
| TX_EN | 发送使能 | MAC → PHY |
| TXD0 | 发送数据位0（最先传输） | MAC → PHY |
| TXD1 | 发送数据位1 | MAC → PHY |
| TXD2 | 发送数据位2 | MAC → PHY |
| TXD3 | 发送数据位3 | MAC → PHY |
| RX_CLK | 接收时钟 | PHY → MAC |
| RX_DV | 接收数据有效 | PHY → MAC |
| RX_ER | 接收数据错误 | PHY → MAC |
| RXD0 | 接收数据位0（最先传输） | PHY → MAC |
| RXD1 | 接收数据位1 | PHY → MAC |
| RXD2 | 接收数据位2 | PHY → MAC |
| RXD3 | 接收数据位3 | PHY → MAC |
| CRS | 载波监测 | PHY → MAC |
| COL | 冲突碰撞监测 | PHY → MAC |
| MDIO | 管理数据 | 双向 |
| MDC | 管理数据时钟 | MAC → PHY |
MAC 通过MIIM 接口读取PHY 状态寄存器以得知目前PHY 的状态。例如连接速度、双工的能力等。也可以通过 MIIM设置PHY的寄存器达到控制的目的。例如流控的打开关闭、自协商模式还是强制模式等。MII以4位半字节方式传送数据双向传输，时钟速率25MHz。其工作速率可达100Mb/s。当时钟频率为2.5MHz时，对应速率为10Mb/s。MII接口虽然很灵活但由于信号线太多限制多接口网口的发展，后续又衍生出RMII，SMII等。
RMII
RMII(Reduced Media Independant Interface),精简MII接口，节省了一半的数据线。RMII收发使用2位数据进行传输，收发时钟均采用50MHz时钟源。信号定义如下：
| 信号名称 | 描述 | 方向 |
|---|---|---|
| REF_CLK | 参考时钟 | MAC→PHY或由外部时钟源提供 |
| TX_EN | 发送数据使能 | MAC → PHY |
| TXD0 | 发送数据位0（最先传输） | MAC → PHY |
| TXD1 | 发送数据位1 | MAC → PHY |
| RX_ER | 接收错误 | PHY → MAC |
| RXD0 | 接收数据位0（最先传输） | PHY → MAC |
| RXD1 | 接收数据1 | PHY → MAC |
| CRS_DV | 载波和接收数据有效 | PHY → MAC |
| MDIO | 管理数据 | 双向 |
| MDC | 管理数据时钟 | MAC → PHY |
其中CRS_DV是MII中RX_DV和CRS两个信号的合并，当物理层接收到载波信号后CRS_DV变得有效，将数据发送给RXD。当载波信号消失后，CRS_DV会变为无效。在100M以太网速率中，MAC层每个时钟采样一次RXD[1:0]上的数据，在10M以太网速率中，MAC层每10个时钟采样一次RXD[1:0]上的数据，此时物理层接收的每个数据会在RXD[1:0]保留10个时钟。
SMII
SMII（Serial Media Independant Interface）,串行MII接口。它包括TXD,RXD,SYNC三个信号线，共用一个时钟信号，此时钟信号是125MHz,信号线与此时钟同步。信号定义如下：
| 信号名称 | 描述 | 方向 |
|---|---|---|
| REF_CLK | 参考时钟 | 外部时钟源提供125MHz |
| TXD | 发送数据 | MAC → PHY |
| RXD | 接收数据 | PHY → MAC |
| SYNC | 同步信号 | - |
| MDIO | 管理数据 | 双向 |
| MDC | 管理数据时钟 | MAC → PHY |
SYNC是数据收发的同步信号，每10个时钟同步置高一次电平，表示同步。TXD和RXD上的数据和控制信息，以10bit为一组。发送部分波形如下：
从波形可以看出，SYNC变高后的10个时钟周期内，TXD依次输出一组10bit的数据即TX_ER,TX_EN,TXD[0:7]，这些控制信息和MII接口含义相同。在100M速率中，每一组的内容都是变换的，在10M速率中，每一组数据需要重复10次，采样任一一组都可以。
GMII
GMII（Gigabit Media Independant Interface），千兆MII接口。GMII采用8位接口数据，工作时钟125MHz，因此传输速率可达1000Mbps。同时兼容MII所规定的10/100 Mbps工作方式。GMII接口数据结构符合IEEE以太网标准，该接口定义见IEEE 802.3-2000。信号定义如下：
| 信号名称 | 描述 | 方向 |
|---|---|---|
| GTX_CLK | 1000M发送时钟 | MAC → PHY |
| TX_CLK | 100/10M发送时钟 | MAC → PHY |
| TX_ER | 发送数据错误 | MAC → PHY |
| TX_EN | 发送使能 | MAC → PHY |
| TX_[7:0] | 发送数据8bit | MAC → PHY |
| RX_CLK | 接收时钟 | PHY → MAC |
| RX_DV | 接收数据有效 | PHY → MAC |
| RX_ER | 接收数据错误 | PHY → MAC |
| RX_[7:0] | 接收数据8bit | PHY → MAC |
| CRS | 载波监测 | PHY → MAC |
| COL | 冲突碰撞监测 | PHY → MAC |
| MDIO | 管理数据 | 双向 |
| MDC | 管理数据时钟 | MAC → PHY |
RGMII
RGMII(Reduced Gigabit Media Independant Interface),精简GMII接口。相对于GMII相比，RGMII具有如下特征：
- 发送/接收数据线由8条改为4条
- TX_ER和TX_EN复用，通过TX_CTL传送
- RX_ER与RX_DV复用，通过RX_CTL传送
- 1 Gbit/s速率下，时钟频率为125MHz
- 100 Mbit/s速率下，时钟频率为25MHz
- 10 Mbit/s速率下，时钟频率为2.5MHz
信号定义如下：
| 信号名称 | 描述 | 方向 |
|---|---|---|
| TXC | 发送时钟 | MAC→PHY |
| TX_CTL | 发送数据控制 | MAC → PHY |
| TXD[3:0] | 发送数据4bit | MAC → PHY |
| RXC | 接收时钟 | PHY → MAC |
| RX_CTL | 接收数据控制 | PHY → MAC |
| RXD[3:0] | 接收数据4bit | PHY → MAC |
| MDIO | 管理数据 | 双向 |
| MDC | 管理数据时钟 | MAC → PHY |
虽然RGMII信号线减半，但TXC/RXC时钟仍为125Mhz，为了达到1000Mbit的传输速率，TXD/RXD信号线在时钟上升沿发送接收GMII接口中的TXD[3:0]/RXD[3:0]，在时钟下降沿发送接收TXD[7:4]/RXD[7:4],并且信号TX_CTL反应了TX_EN和TX_ER状态，即在TXC上升沿发送TX_EN,下降沿发送TX_ER，同样的道理试用于RX_CTL，下图为发送接收的时序：
结构
??MAC（Media Access Control）即媒体访问控制子层协议。该部分有两个概念：MAC可以是一个硬件控制器 及 MAC通信以协议。该协议位于OSI七层协议中数据链路层的下半部分，主要负责控制与连接物理层的物理介质。MAC硬件大约就是下面的样子了：
??在发送数据的时候，MAC协议可以事先判断是否可以发送数据，如果可以发送将给数据加上一些控制信息，最终将数据以及控制信息以规定的格式发送到物理层；在接收数据的时候，MAC协议首先判断输入的信息并是否发生传输错误，如果没有错误，则去掉控制信息发送至LLC(逻辑链路控制)层。该层协议是以太网MAC由IEEE-802. 3以太网标准定义。最新的MAC同时支持 10Mbps和100Mbps两种速率。
??以太网数据链路层其实包含MAC(介质访问控制)子层和LLC(逻辑链路控制)子层。一块以太网卡MAC芯片的作用不但要实现MAC子层和LLC子层的功能，还要提供符合规范的PCI界面以实现和主机的数据交换。
??MAC从PCI总线收到IP数据包(或者其他网络层协议的数据包)后，将之拆分并重新打包成最大1518Byte、最小64Byte的帧。这个帧里面包括了目标MAC地址、自己的源MAC地址和数据包里面的协议类型(比如IP数据包的类型用80表示，最后还有一个DWORD(4Byte)的CRC码。
??可是目标的MAC地址是哪里来的呢？这牵扯到一个ARP协议(介乎于网络层和数据链路层的一个协议)。第一次传送某个目的IP地址的数据的时候，先会发出一个ARP包，其MAC的目标地址是广播地址，里面说到：“谁是xxx.xxx.xxx.xxx这个IP地址的主人？”因为是广播包，所有这个局域网的主机都收到了这个ARP请求。收到请求的主机将这个IP地址和自己的相比较，如果不相同就不予理会，如果相同就发出ARP响应包。这个IP地址的主机收到这个ARP请求包后回复的ARP响应里说到：“我是这个IP地址的主人”。这个包里面就包括了他的MAC地址。以后的给这个IP地址的帧的目标MAC地址就被确定了。(其它的协议如IPX/SPX也有相应的协议完成这些操作)
??IP地址和MAC地址之间的关联关系保存在主机系统里面，叫做ARP表。由驱动程序和操作系统完成。在Microsoft的系统里面可以用arp-a 的命令查看ARP表。收到数据帧的时候也是一样，做完CRC校验以后，如果没有CRC效验错误，就把帧头去掉，把数据包拿出来通过标准的接口传递给驱动和上层的协议栈。最终正确的达到我们的应用程序。
什么是MII
??简化媒体独立接口是标准的以太网接口之一，比MII有更少的I/O传输。RMII口是用两根线来传输数据的，MII口是用4根线来传输数据的，GMII是用8根线来传输数据的。MII/RMII只是一种接口，对于10Mbps线速，MII的时钟速率是2.5MHz就可以了，RMII则需要5MHz；对于100Mbps线速，MII需要的时钟速率是25MHz，RMII则是50MHz。
??MII/RMII用于传输以太网包，在MII/RMII接口是4/2bit的，在以太网的PHY里需要做串并转换，编解码等才能在双绞线和光纤上进行传输，其帧格式遵循IEEE 802.3(10M)/IEEE 802.3u(100M)/IEEE 802.1q(VLAN)。以太网帧的格式为：前导符+开始位+目的mac地址+源mac地址+类型/长度+数据+padding(optional)+32bitCRC。如果有vlan,则要在类型/长度后面加上2个字节的vlan tag，其中12bit来表示vlan id,另外4bit表示数据的优先级！
GMII(Gigabit MII)
??PHY（（Physical Layer，PHY））是IEEE802.3中定义的一个标准模块，STA（station management entity，管理实体，一般为MAC或CPU）通过SMI（Serial Manage Interface）对PHY的行为、状态进行管理和控制，而具体管理和控制动作是通过读写PHY内部的寄存器实现的。一个PHY的基本结构如下图：
??PHY是物理接口收发器，它实现OSI模型的物理层。IEEE-802.3标准定义了以太网PHY。包括MII/GMII(介质独立接口)子层、PCS(物理编码子层)、PMA(物理介质附加)子层、PMD(物理介质相关)子层、MDI子层。它符合IEEE-802.3k中用于10BaseT(第14条)和100BaseTX(第24条和第25条)的规范。
PHY寄存器在IEEE802.3标准的 22.2.4 Management functions 节有介绍，但不涉及所有的寄存器，个别寄存器需要到其它章节中看，当然，文档里面也提到该在哪里找到哪个寄存器。
PHY寄存器
??寄存器0是PHY控制寄存器，通过Control Register可以对PHY的主要工作状态进行设置。应该保证控制寄存器每个位的默认值，以便在没有管理干预的情况下，上电或复位时PHY的初始状态为正常操作状态。Control Register的每一位完成的功能见下。
- Reset： 通过将位0.15设置为逻辑1来完成复位PHY。 该操作应将状态和控制寄存器设置为其默认状态。 因此，此操作可能会改变PHY的内部状态以及与PHY关联的物理链路的状态。复位过程中Bit15保持为1，复位完成之后该位应该自动清零。 在复位过程完成之前，PHY不需要接受对控制寄存器的写入操作，并且在复位过程完成之前写入0.15以外的控制寄存器位可能不起作用。 复位过程应在0.15位设置的0.5 s内完成。
（1）一般要改变端口的工作模式（如速率、双工、流控或协商信息等）时，在设置完相应位置的寄存器之后，需要通过Reset位复位PHY来使配置生效。
（2）该比特位的默认值为 0。
- Loopback： 当位0.14被设置为逻辑1时，PHY应置于环回操作模式。 当位0.14置位时，PHY接收电路应与网络介质隔离，并且MII或GMII处的TX_EN断言不应导致网络介质上的数据传输。 当位0.14置位时，PHY应接受来自MII或GMII发送数据路径的数据，并将其返回给MII或GMII接收数据路径，以响应TX_EN的断言。 当位0.14置位时，从断言TX_EN到断言RX_DV的延迟应小于512 BT。 当位0.14置位时，除非设置了位0.7，否则COL信号应始终保持无效，在这种情况下，COL信号的行为应如22.2.4.1.9所述。 清0.14位为零允许正常操作。
??Loopback是一个调试以及故障诊断中常用的功能，Bit14置1之后，PHY和外部MDI的连接在逻辑上将被断开，从MAC经过MII/GMII（也可能是其他的MAC/PHY接口）发送过来的数据将不会被发送到MDI上，而是在PHY内部（一般在PCS）回环到本端口的MII/GMII接收通道上，通过Loopback功能可以检查MII/GMII以及PHY接口部分是否工作正常，对于端口不通的情况可用于故障定位。
（1）需要注意的是，很多时候PHY设置Loopback后端口可能就Link down了，MAC无法向该端口发帧，这时就需要通过设置端口Force Link up才能使用Loopback功能。
（2）该比特位的默认值为 0。
- Speed Selection： ***Bit13和Bit6两位联合实现***对端口的速率控制功能。链接速度可以通过自动协商过程或手动速度选择来选择。 通过将位0.12清零来禁用自动协商时，允许手动速度选择。
- 当禁用自动协商并将位0.6清除为逻辑0时，将位0.13设置为逻辑1将PHY配置为100 Mb / s操作，并将位0.13清除为逻辑0将PHY配置为10 Mb / s操作 。
- 当禁用自动协商并将位0.6设置为逻辑1时，将位0.13清零为逻辑0会选择1000 Mb / s的操作。 将位0.6和0.13设置为逻辑1的组合保留用于未来的标准化。
- 当使能自动协商时，可以读取或写入位0.6和0.13，但位0.6和位0.13的状态对链路配置没有影响，位0.6和位0.13不需要反映当它被读取时链接。
??如果PHY通过比特1.15：9和比特15.15：12报告它不能工作在所有速度时，则比特0.6和0.13的值应该与PHY可以操作的速度相对应。并且任何试图将该位设置为无效的操作均将被忽略。
（1）对Speed Selection的修改设置，往往需要复位端口才能配置生效。因此在设置该位置的时候需要检查自动协商的设置并通过Bit15复位端口。
（2）位0.6和0.13的默认值是根据位1.15：9和15.15：12所指示的PHY可以操作的***最高数据速率***的编码组合。
- Auto-Negotiation Enable： 自动协商过程应通过将位0.12设置为逻辑1来启用。 如果位0.12设置为逻辑1，则位0.13、0.8和0.6不应对链路配置和除了自动协商协议规定之外的站操作产生影响。 如果将位0.12清零为逻辑0，则无论链路配置和自动协商过程的先前状态如何，位0.13、0.8和0.6都将确定链路配置。
??如果PHY通过位1.3报告它缺乏执行自动协商的能力，则PHY应在位0.12返回零值。 如果PHY通过位1.3报告它缺乏执行自动协商的能力，则位0.12应该始终写为0，并且任何尝试将1写入位0.12都应该被忽略。
必须注意的是，对于1000BASE-T接口,自动协商必须打开。
- Power Down： 通过将位0.11设置为逻辑1，可以将PHY置于低功耗状态。 清0.11位为零允许正常操作。 PHY在掉电状态下的具体行为是特定实现的。 处于掉电状态时，PHY应响应管理事务。 在转换到掉电状态期间和处于掉电状态期间，PHY不应在MII或GMII上产生寄生信号。
??当位0.11或位0.10被设置为逻辑1时，PHY不需要满足RX_CLK和TX_CLK信号功能要求。 在位0.11和0.10清零后，PHY应在0.5 s内满足22.2.2中定义的RX_CLK和TX_CLK信号功能要求。
（1）Power Down模式一般在软件shut down端口的时候使用，需要注意的是端口从Power Down模式恢复，需要复位端口以保证端口可靠的连接。
（2）该位的默认值为 0。
- Isolate： 通过将位0.10设置为逻辑1，PHY可能被迫将其数据路径与MII或GMII电隔离。 清零位0.10允许正常操作。 当PHY与MII或GMII隔离时，它不会响应TXD数据包和TX_EN，TX_ER、GTX_CLK的输入。并且它的TX_CLK，RX_CLK，RX_DV，RX_ER，RXD数据包、COL和CRS输出均应为高阻态。 当PHY与MII或GMII隔离时，它将响应管理事务（MDC/MDIO接口的信号）。
（1）IEEE802.3没有对Isolate 时MDI接口的状态进行规范，此时MDI端可能还在正常运行。Isolate在实际应用中并没有用到。
（2）由于目前很多百兆的PHY芯片其MAC接口主流的都是SMII/S3MII，8个端口的接口是相互关联的，一个端口设置Isolate可能会影响其他端口的正常使用，因此在使用中注意不要随意更改bit10的状态。
- Restart Auto-Negotiation： 如果PHY通过位1.3报告它缺乏执行自动协商的能力，或者如果自动协商被禁用，则PHY应在位0.9返回零值。 如果PHY通过位1.3报告它缺乏执行自动协商的能力，或者如果禁用了自动协商，则应将位0.9始终写为0，并且任何尝试将1写入位0.9应被忽略。
??Bit9置1将重新启动端口的自动协商进程，当然前提是Auto-Negotiation Enable是使能的。
一般在修改端口的自动协商能力信息之后通过Bit9置1重新启动自动协商来使端口按照新的配置建立link。
- Duplex Mode： 可以通过自动协商过程或手动双面选择来选择双工模式。 通过将位0.12清零来禁用自动协商时，允许手动双面选择。
- 当禁用自动协商时，将位0.8设置为逻辑1将PHY配置为全双工操作，并将位0.8清零以将逻辑0配置为用于半双工操作的PHY。
- 当启用自动协商时，可以读取或写入位0.8，但位0.8的状态对链路配置没有影响。
??如果PHY通过位1.15：9和15.15：12报告它只能在一个双工模式下工作，则位0.8的值应该与PHY可以工作的模式相对应，并且任何尝试改变将该位0.8修改为无效指的操作应被忽略。
对Duplex Mode的修改配置也需要复位端口才能生效。
- Collision Test： 冲突信号（COL）测试开关。在需要对COL信号进行测试时，可以通过Bit7置1，这时PHY将输出一个COL脉冲以供测试。实际测试操作中也可以将端口配置为半双工状态，通过发帧冲突来测试COL信号，因此该配置实用价值不大。
- Unidirectional enable： 如果PHY通过比特1.7报告它不具备编码和传输来自媒体独立接口的数据的能力，而不管PHY是否确定已建立有效链路，则PHY应在比特0.5中返回零值，并且 任何尝试写一个到位0.5应该被忽略。
Status register
??寄存器2和3存放PHY芯片的型号代码，寄存器2(PHY ID1)为高16位，而寄存器3(PHY ID2)为低16位。由芯片制造商自行定义，实际应用中软件通过读取这两个寄存器的内容可以识别PHY的型号和版本。
??PHY标识符应由由IEEE分配给PHY制造商的组织唯一标识符（OUI）的（只需要使用第3至第24位，共22位），加上6位制造商的型号以及4位制造商的修订版编号组成。 PHY标识符旨在提供足够的信息来支持30.1.2中所要求的oResourceTypeID对象。
??OUI的第三位分配给位2.15，OUI的第四位分配给位2.14，依此类推。 位2.0包含OUI的第十八位。 位3.15包含OUI的第十九位，位3.10包含OUI的第二十四位。 位3.9包含制造商型号的MSB。 位3.4包含制造商型号的LSB。 位3.3包含制造商版本号的MSB，位3.0包含制造商版本号的LSB。具体如下图所示：
Auto-Negotiation Advertisement Register (Register 4) (R/W)
??在FLP Burst内传输的基本链路代码字（基本页面）应该传达如图28-7所示的编码。 自动协商功能可以使用下一页功能支持其他页面。 下一页交换中使用的链接代码字的编码在28.2.3.4中定义。 在FLP Burst中，D0应该是第一个传输的位。
Next Page function
??寄存器5保存的是本端PHY接收到的对端PHY所通告的端口能力，寄存器5的结构和寄存器4基本一致。
Auto-Negotiation Expansion Register (Register 6) (RO)
??自动协商下一页发送寄存器包含在支持下一页功能时要发送的下一页链接码字。 （见表28-6）内容在28.2.3.4中定义。 上电时，该寄存器应包含默认值2001H，该值表示消息代码设置为Null消息的消息页面。 该值可以由设备希望传输的任何有效的下一页消息代码替换。 写入该寄存器应将mr_next_page_loaded设置为true。
Auto-Negotiation Link Partner Received Next Page register (Register 8) (RO)
https://blog.csdn.net/sternlycore/article/details/89065789