基于友晶科技 TSP 开发板的FPGA 串口通信设计（Uart）(RS232) （也适用于C5G开发板）

串口是一种非常常用的通信接口，比如一些传感器使用串口传输数据，再比如一些主机通过串口控制外设等等。

串口通信基础知识

1. 处理器与外部设备通信的两种方式：

并行通信：数据各个位用多条数据线同时进行传输（传输速度快，但占用引脚资源多）

串行通信：数据分成一位一位的形式在一条数据线上逐个传输（通信线路简单，占用资源少，但速度慢）

2. 串行通信有同步和异步:

同步：带时钟同步信号的数据传输，发送方和接收方在同一时钟的控制下同步传输数据

异步：不带时钟同步信号的数据传输，发送方和接收方使用各自的时钟控制数据的发送和接收过程。

在没有时钟同步的情况下，收发双方约定好，比如发送方在每秒传输 9600个数据，那么，接收方也在每秒接收 9600个数据。

3. 串行通信的传输方向：

4. 常见的串行通信接口：

UART 是universal asynchronous receiver-transmitter的缩写，是一种采用异步串行通信的通信方式。

uart的功能是发送数据时，将并行的数据转换成串行数据进行传输，在接收数据时将接收到的串行数据转换成并行数据。

协议层：通信协议：数据格式

协议层：传输速率

串口通信的速率用波特率表示，它表示每秒传输二进制数据的位数，单位是bps

常用的波特率有 9600 19200 38400 57600 115200

物理层：

接口类型

一般常用的也有三个pin： TX RX GND：

RS232的电平使用负逻辑电平，和FPGA 的电平（TTL）不一样，需要中间的转换芯片，一般常用的有SP3232，将+-15v的逻辑电平转换为TTL电平（3.3v为高电平，0v为低电平）。

但DB9的体积比较大，为了节省开发板的空间，现在都用usb口替代，比如C5G和TSP开发板，分别用FT232R和CP2102N来作为USB电平和TTL电平之间的转换，以及uart协议和USB协议之间的转换。

所以，当我们在设计FPGA串口收发的时候，只需要按uart协议收发数据，CH340G或者FT232R和CP2102N芯片会帮我们完成uart与外部USB设备的通信功能。

TSP的串口硬件：

C5G的串口硬件：

设计

实验任务：上位机发送数据给开发板串口，串口接收数据后又通过串口发送给上位机。

要求：数据位为8位，停止位1位，无校验位，波特率115200bps

完整代码

顶层模块：FPGA 部分分为两个子模块，一个负责发送，一个负责接收。

顶层模块：

在顶层模块中完成了对其余各个子模块的例化:

module uart(
    input clk, //外部 50M 时钟
    input rst_n, //外部复位信号，低有效

    input uart_rxd, //UART 接收端口
    output uart_txd //UART 发送端口
);

//parameter define
parameter CLK_FREQ = 50000000; //定义系统时钟频率
parameter UART_BPS = 115200; //定义串口波特率

//wire define 
wire uart_recv_done; //UART 接收完成
wire [7:0] uart_recv_data; //UART 接收数据
wire uart_send_en; //UART 发送使能
wire [7:0] uart_send_data; //UART 发送数据
wire uart_tx_busy; //UART 发送忙状态标志

//串口接收模块 
uart_rx #( 
    .CLK_FREQ (CLK_FREQ), //设置系统时钟频率
    .UART_BPS (UART_BPS)) //设置串口接收波特率
u_uart_rx( 
    .clk (clk),
    .rst_n (rst_n),

    .uart_rxd (uart_rxd),
    .uart_done (uart_recv_done),
    .uart_data (uart_recv_data)
);
 
//串口发送模块 
uart_tx #( 
    .CLK_FREQ (CLK_FREQ), //设置系统时钟频率
    .UART_BPS (UART_BPS)) //设置串口发送波特率
u_uart_tx( 
    .clk (clk),
    .rst_n (rst_n),

    .uart_en (uart_send_en),
    .uart_din (uart_send_data),
    .uart_tx_busy (uart_tx_busy),
    .uart_txd (uart_txd)
);

//串口环回模块 
uart_loop u_uart_loop(
    .clk (clk), 
    .rst_n (rst_n), 

    .recv_done (uart_recv_done), //接收一帧数据完成标志信号
    .recv_data (uart_recv_data), //接收的数据
    
    .tx_busy (uart_tx_busy), //发送忙状态标志 
    .send_en (uart_send_en), //发送使能信号
    .send_data (uart_send_data) //待发送数据
);

endmodule

接收模块：

module uart_rx(
    input                 clk, //系统时钟
    input                 rst_n, //系统复位，低电平有效

    input                 uart_rxd, //UART 接收端口
    output reg             uart_done, //接收一帧数据完成标志
    output reg             rx_flag, //接收过程标志信号
    output reg [3:0]     rx_cnt, //接收数据计数器
    output reg [7:0]     rxdata,
    output reg [7:0]     uart_data //接收的数据
);

parameter CLK_FREQ = 50000000; //系统时钟频率
parameter UART_BPS = 9600; //串口波特率
localparam BPS_CNT = CLK_FREQ/UART_BPS; //为得到指定波特率，需要对系统时钟计数 BPS_CNT 次

reg uart_rxd_d0;
reg uart_rxd_d1;
reg [15:0] clk_cnt; //系统时钟计数器

wire start_flag;


//捕获接收端口下降沿(起始位)，得到一个时钟周期的脉冲信号
assign start_flag = uart_rxd_d1 & (~uart_rxd_d0); 

//对 UART 接收端口的数据延迟两个时钟周期
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        uart_rxd_d0 <= 1'b0;
        uart_rxd_d1 <= 1'b0; 
    end
    else begin
        uart_rxd_d0 <= uart_rxd; 
        uart_rxd_d1 <= uart_rxd_d0;
    end 
end

//当脉冲信号 start_flag 到达时，进入接收过程 
always @(posedge clk or negedge rst_n) begin 
    if (!rst_n) 
        rx_flag <= 1'b0;
    else begin
        if(start_flag) //检测到起始位
            rx_flag <= 1'b1; //进入接收过程，标志位 rx_flag 拉高,计数到停止位中间时，停止接收过程
        else if((rx_cnt == 4'd9) && (clk_cnt == BPS_CNT/2))
            rx_flag <= 1'b0; //接收过程结束，标志位 rx_flag 拉低
        else
            rx_flag <= rx_flag;
    end
end

//进入接收过程后，启动系统时钟计数器
always @(posedge clk or negedge rst_n) begin 
    if (!rst_n) 
        clk_cnt <= 16'd0; 
    else if ( rx_flag ) begin //处于接收过程
        if (clk_cnt < BPS_CNT - 1)
            clk_cnt <= clk_cnt + 1'b1;
        else
            clk_cnt <= 16'd0; //对系统时钟计数达一个波特率周期后清零
    end
    else 
        clk_cnt <= 16'd0; //接收过程结束，计数器清零
end

//进入接收过程后，启动接收数据计数器
always @(posedge clk or negedge rst_n) begin 
    if (!rst_n) 
        rx_cnt <= 4'd0;
    else if ( rx_flag ) begin //处于接收过程
        if (clk_cnt == BPS_CNT - 1) //对系统时钟计数达一个波特率周期
            rx_cnt <= rx_cnt + 1'b1; //此时接收数据计数器加 1
        else
            rx_cnt <= rx_cnt; 
    end
    else
        rx_cnt <= 4'd0; //接收过程结束，计数器清零
end

//根据接收数据计数器来寄存 uart 接收端口数据
always @(posedge clk or negedge rst_n) begin
    if ( !rst_n) 
        rxdata <= 8'd0; 
    else if(rx_flag) //系统处于接收过程
        if (clk_cnt == BPS_CNT/2) begin //判断系统时钟计数器计数到数据位中间
            case ( rx_cnt )
                4'd1 : rxdata[0] <= uart_rxd_d1; //寄存数据位最低位
                4'd2 : rxdata[1] <= uart_rxd_d1;
                4'd3 : rxdata[2] <= uart_rxd_d1;
                4'd4 : rxdata[3] <= uart_rxd_d1;
                4'd5 : rxdata[4] <= uart_rxd_d1;
                4'd6 : rxdata[5] <= uart_rxd_d1;
                4'd7 : rxdata[6] <= uart_rxd_d1;
                4'd8 : rxdata[7] <= uart_rxd_d1; //寄存数据位最高位
                default:; 
            endcase
        end
        else
            rxdata <= rxdata;
        else
            rxdata <= 8'd0;
end

//数据接收完毕后给出标志信号并寄存输出接收到的数据
always @(posedge clk or negedge rst_n) begin 
    if (!rst_n) begin
        uart_data <= 8'd0; 
        uart_done <= 1'b0;
    end
    else if(rx_cnt == 4'd9) begin //接收数据计数器计数到停止位时 
        uart_data <= rxdata; //寄存输出接收到的数据
        uart_done <= 1'b1; //并将接收完成标志位拉高
    end
    else begin
        uart_data <= 8'd0; 
        uart_done <= 1'b0;
    end 
end

endmodule

发送模块：

module uart_tx(
    input clk, //系统时钟
    input rst_n, //系统复位，低电平有效

    input uart_en, //发送使能信号
    input [ 7:0] uart_din, //待发送数据
    output uart_tx_busy, //发送忙状态标志
    output en_flag ,
    output reg tx_flag, //发送过程标志信号
    output reg [ 7:0] tx_data, //寄存发送数据
    output reg [ 3:0] tx_cnt, //发送数据计数器
    output reg uart_txd //UART 发送端口
);

//parameter define
parameter CLK_FREQ = 50000000; //系统时钟频率
parameter UART_BPS = 9600; //串口波特率
localparam BPS_CNT = CLK_FREQ/UART_BPS; //为得到指定波特率，对系统时钟计数 BPS_CNT 次

//reg define
reg uart_en_d0;
reg uart_en_d1; 
reg [15:0] clk_cnt; //系统时钟计数器

//在串口发送过程中给出忙状态标志
assign uart_tx_busy = tx_flag;

//捕获 uart_en 上升沿，得到一个时钟周期的脉冲信号
assign en_flag = (~uart_en_d1) & uart_en_d0;

//对发送使能信号 uart_en 延迟两个时钟周期
always @(posedge clk or negedge rst_n) begin 
    if (!rst_n) begin
        uart_en_d0 <= 1'b0; 
        uart_en_d1 <= 1'b0;
    end 
    else begin 
        uart_en_d0 <= uart_en; 
        uart_en_d1 <= uart_en_d0; 
    end
end

//当脉冲信号 en_flag 到达时,寄存待发送的数据，并进入发送过程 
always @(posedge clk or negedge rst_n) begin 
    if (!rst_n) begin 
        tx_flag <= 1'b0;
        tx_data <= 8'd0;
    end
    else if (en_flag) begin //检测到发送使能上升沿 
        tx_flag <= 1'b1; //进入发送过程，标志位 tx_flag 拉高
        tx_data <= uart_din; //寄存待发送的数据
    end
//计数到停止位结束时，停止发送过程
    else if ((tx_cnt == 4'd9) && (clk_cnt == BPS_CNT - (BPS_CNT/16))) begin 
        tx_flag <= 1'b0; //发送过程结束，标志位 tx_flag 拉低
        tx_data <= 8'd0;
    end
    else begin
        tx_flag <= tx_flag;
        tx_data <= tx_data;
    end
end

//进入发送过程后，启动系统时钟计数器
always @(posedge clk or negedge rst_n) begin 
    if (!rst_n) 
        clk_cnt <= 16'd0; 
    else if (tx_flag) begin //处于发送过程
        if (clk_cnt < BPS_CNT - 1)
            clk_cnt <= clk_cnt + 1'b1;
        else
            clk_cnt <= 16'd0; //对系统时钟计数达一个波特率周期后清零
    end
    else 
        clk_cnt <= 16'd0; //发送过程结束
end

//进入发送过程后，启动发送数据计数器
always @(posedge clk or negedge rst_n) begin 
    if (!rst_n) 
        tx_cnt <= 4'd0;
    else if (tx_flag) begin //处于发送过程
        if (clk_cnt == BPS_CNT - 1) //对系统时钟计数达一个波特率周期
            tx_cnt <= tx_cnt + 1'b1; //此时发送数据计数器加 1
        else
            tx_cnt <= tx_cnt; 
    end
    else 
        tx_cnt <= 4'd0; //发送过程结束
end

//根据发送数据计数器来给 uart 发送端口赋值
always @(posedge clk or negedge rst_n) begin 
    if (!rst_n) 
        uart_txd <= 1'b1; 
    else if (tx_flag)
        case(tx_cnt)
            4'd0: uart_txd <= 1'b0; //起始位
            4'd1: uart_txd <= tx_data[0]; //数据位最低位
            4'd2: uart_txd <= tx_data[1];
            4'd3: uart_txd <= tx_data[2];
            4'd4: uart_txd <= tx_data[3];
            4'd5: uart_txd <= tx_data[4];
            4'd6: uart_txd <= tx_data[5];
            4'd7: uart_txd <= tx_data[6];
            4'd8: uart_txd <= tx_data[7]; //数据位最高位
            4'd9: uart_txd <= 1'b1; //停止位
            default: ;
        endcase
    else
        uart_txd <= 1'b1; //空闲时发送端口为高电平
end

endmodule

回环模块：

module uart_loop(
    input clk, //系统时钟
    input rst_n, //系统复位，低电平有效

    input recv_done, //接收一帧数据完成标志
    input [7:0] recv_data, //接收的数据

    input tx_busy, //发送忙状态标志 
    output reg send_en, //发送使能信号
    output reg [7:0] send_data //待发送数据
);

//reg define
    reg recv_done_d0;
    reg recv_done_d1;
    reg tx_ready;

//wire define
    wire recv_done_flag;

//*****************************************************
//** main code
//*****************************************************

//捕获 recv_done 上升沿，得到一个时钟周期的脉冲信号
assign recv_done_flag = (~recv_done_d1) & recv_done_d0;

//对发送使能信号 recv_done 延迟两个时钟周期
always @(posedge clk or negedge rst_n) begin 
    if (!rst_n) begin
        recv_done_d0 <= 1'b0; 
        recv_done_d1 <= 1'b0;
    end 
    else begin 
        recv_done_d0 <= recv_done; 
        recv_done_d1 <= recv_done_d0; 
    end
end

//判断接收完成信号，并在串口发送模块空闲时给出发送使能信号
always @(posedge clk or negedge rst_n) begin 
    if (!rst_n) begin
        tx_ready <= 1'b0;
        send_en <= 1'b0;
        send_data <= 8'd0;
    end 
    else begin 
        if(recv_done_flag)begin //检测串口接收到数据
            tx_ready <= 1'b1; //准备启动发送过程
            send_en <= 1'b0;
            send_data <= recv_data; //寄存串口接收的数据
        end
        else if(tx_ready && (~tx_busy)) begin //检测串口发送模块空闲
            tx_ready <= 1'b0; //准备过程结束
            send_en <= 1'b1; //拉高发送使能信号
        end
    end
end

endmodule

大家会发现串口接收模块和发送模块里面波特率是9600，但是top 文件里面是115200。最终参数以top层为准，top层的参数在模块例化时会覆盖掉子模块里面默认的参数。

下板验证

C5G引脚分配：

TSP引脚分配（以前命名C5P和OSK）

连接TSP的串口到PC，为该设备安装串口驱动：SystemCD\Tool\serial_driver\win10

装完以后显示如下：

在网络上下载一个XCOM V2.0。

下载sof文件到TSP可以看到，当发送一个16进制数据，收到的数据与发送的数据一致：

该实验参考正点原子的视频： https://www.bilibili.com/video/av44815104?vd_source=14d7a56f2b696e230dd4630c0e65eafd

FPGA的硬件设计 FPGA 串口 uart R232 C5G TSP C5P OSK

基于友晶科技 TSP 开发板的FPGA 串口通信设计（Uart）(RS232) （也适用于C5G开发板）

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