FIFO之输入输出位宽不同时记录

　　在FIFO的输入输入位宽大于输出位宽时，Altera和Xilinx的FIFO是有区别的，特此记录下：

　　example：FIFO输入位宽为64bit，输出位宽为32bit；

　　Altera：bit31:0优先输出，然后为bit63:32

　　Xilinx： bit63:32优先输出，然后bit31:0

FPGA

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